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手机内存不够用，其他文件惹的祸，一招清除16G

今天早晨做vlog时，发现手机内存不足，用自带的软件清理依旧无效，然后就通过手机设置，一样一样的找，最后发现，在设置里面有一个叫其他应用的文件，占了24G

百度，寻找了半天，也没有查明原因，最后，去删除相册照片，发现删了几百张，依旧没有增加内存，所以，我怀疑，手机相册有回收站。

发现回收站，存了近30天所以删除的照片

图1、FPGA的设计流程图

跨时钟域问题（CDC，ClockDomainCrossing）是多时钟设计中的常见现象。在FPGA领域，互动的异步时钟域的数量急剧增加。通常不止数百个，而是超过一千个时钟域。让我们来评估为什么跨时钟域问题（CDC，ClockDomainCrossing）是一个长期存在的问题，它的影响以及可用的补救指导原则来确保FPGA设计的可靠性。

图2、数据寄存器中的亚稳态问题

只要数据从由一个时钟驱动的触发器传输到由另一个时钟驱动的触发器，就会发生跨时钟域问题（CDC，ClockDomainCrossing）的问题。CDC问题可能会导致ASIC和FPGA器件出现大量故障。CDC的后果是亚稳态效应，导致功能性非确定性（下游数据的不可预测性，并且这中现象也有可能会导致数据丢失）或者出现数据不一致性的现象（当CDC在总线信号的子集上跨域发送的延迟等待时间，导致出现不一致的捕获事件）。

亚稳态和同步器-如图2所示，使用触发器（flip-flop）的设计中可能存在亚稳态。通过并行切换输入数据和采样时钟（在上图中底层门电路的并行切换窗引入泄漏电流），任何触发器都可以进入这种状态。减缓亚稳效应的已知方法是使用同步器。同步器可以定义为对异步信号进行采样并输出与本地采样时钟同步的推导信号的逻辑实体。它通常不合成，而是在设计中预先实例化或呈现为宏形式。一个好的同步器应该是可靠的，具有低延迟，低功耗和低面积的影响。同步器最简单的实现是使用两个背靠背的触发器。第一个触发器将异步输入信号采样到新的时钟域，并等待整个时钟周期以允许任何亚稳态稳定下来。第一级的输出信号被同一时钟采样送到第二级触发器中以产生稳定而同步的输出。